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stm32 FpgA FiFo

STM32从FPGA读取数据加包头后发到另一SRAM中,如果用FSMC的话,STM32的FSMC可以同时访问2片SRAM吗?还是需要分时用?小弟刚接触STM32不久,很是迷茫,请各位不吝赐教啊

考虑切换切换能满足实性要求用STM32些IO口模拟另FSMC接口两接口用互影响

FIFO设置的位宽和你选用的FPGA一致,就可以最大限度利用资源、。

FPGA里只有RAM和逻辑单元。没有FIFO模块 当你在FPGA里选择实现一个FIFO时,其实只是选了一块和FIFO一样大小的RAM,然后工具自动会帮你加上外围逻辑来实现一个FIFO的功能。

把FIFO的两个时钟也截图出来看一下,感觉是由于FIFO的有个时钟很慢,造成两端口数据同步很慢的。

看你用的哪种类型FPGA。 有些如ALTERA的cyclone器件本身带存储器单元,如EP2C5带11K(有点忘记了,大概11K左右,即 11*1024*8bit)ROM,你不用他,他也不会变成逻辑单元做其他用处,所以无所谓资源消耗。 如果不带存储单元的,那就是用逻辑单元...

首先有你得安装 ISE . 然后你也可以在一个工程中添加文件,选择IP。 也可以建一个coregen的工程,专门管理项目工程使用到的IP。

对于FIFO来说,您设计的时候应该使用的都是IPcore。而IPcore对设计者来说是blacknox。所以,是没有办法看到FIFO里面的数据的。 但是,设计者知道FIFO的接口信号,包括empty,full,alempty,alfull,还有rd_count。你可以查看rd_count这个计数器...

1。从使用角度来说,简单的FIFO就相当于一个双口RAM,你可以从一个口往里面写数据,然后在FIFO未满之前通过另一个口将数据读出来。 2。从学习角度来说,你可以用ISE coregen的工具去生成FIFO,通过这个过程,你可以看到FIFO的相关输入与输出,相...

读不出来。这种FIFO,只能是输入的8位数个数为4的倍数的情况下,才能得到正确的输出,否则FIFO中总是留存有一些数据出不了队列。

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